華為突發「韜定律」2031攻1.4奈米！專家戳破第一難關（AI V-task）

aidj

財經即時新聞｜2026.05.26 12:35
【時報-台北電】大陸科技巨頭華為25日高調宣布在半導體技術取得新突破，預計5年後將設計出晶體管密度達到1.4奈米制程的高端晶片。受訪分析師指出，這一突破目前仍屬理論與設計層面 ，最終能否實現商業化量產，仍取決於大陸的晶片生產設備與製程工藝能否跟上。

2026國際電路與系統研討會25日在上海舉行，華為董事、半導體業務部總裁何庭波在題為「半導體新路徑探索與實踐」的主旨演講中，正式發表「韜定律」。這是中國在全球半導體領域首次提出指導產業發展的新原則。

韜定律跳出摩爾定律的框架，提出以「時間微縮」替代後者的「幾何微縮」，通過壓縮訊號傳播時延等方式提升晶片性能，以突破繼續縮小晶體管尺寸所面臨的物理瓶頸。

何庭波在演講中提到，華為基於韜定律已設計並量產381款晶片。她還透露，到2031年，基於韜定律的高端晶片，晶體管密度將達到1.4奈米制程的同等水平。

中國大陸目前最先進的晶片製造工藝，普遍被認為處於7奈米水平；而全球最大的晶片製造商台積電，目前已推進2奈米制造技術，並計劃在2029年開始1.4奈米量產。

受華為新發布提振，中國晶片概念股25日大幅走強。其中，中芯國際漲幅一度接近20％，股價創歷史新高。

新加坡聯合早報引述台灣資深半導體產業顧問陳子昂表示，從物理學角度來看，很多理論都可以推導出來，但關鍵在於能否實現商業化。目前市面上主流的晶圓設備仍以平面工藝為基礎，而韜定律採用晶體管堆疊的方式，現有設備能否生產仍是一個問題。

他表示，「大家都在一片土地上蓋平房，難道沒有人思考過要蓋個高樓嗎？問題就在於設備和材料配合不了。」

陳子昂指出，即便有這樣的設備，晶片在製造出來後仍需面對功率（Power）、性能（Performance）與面積（Area）三方面的綜合檢驗，「終究要面臨殘酷的市場」。

香頌資本董事沈萌也認為，華為新提出了一種技術路線，並不意味著它已經成熟到可以商業化量產。此外，以技術路線的差異去對標製程工藝水平，「本身就有點像蘋果和梨的比較」。

他指出，華為在晶片設計領域一定程度上承擔了「國家隊」的角色，客觀上確實取得了一定突破。但在當下的時間節點提出韜定律，也並不全是市場化策略。

aidj

Gemini：

这是一个非常硬核且直击半导体物理底层核心的问题。你的直觉非常敏锐：**单个铜原子的共价半径大约是 0.13 nm，格点常数约 0.36 nm，而晶体中铜原子紧密堆积的有效直径确实在几埃（十分之一纳米）级别。** 如果 1.4 nm 指的是「铜导线的宽度」，那么这条线只能容纳 4 到 5 个铜原子。在如此极端的尺度下，会触发可怕的物理限制：**电子表面散射（Surface Scattering）**和**晶界散射（Grain Boundary Scattering）**。这会导致铜的电阻率呈指数级飙升，导线会变成高热的“熔断丝”，这就是所谓的“铜互连物理极限”。

台积电（TSMC）之所以能宣布在 2028 年左右量产 A14（1.4纳米）工艺，并且继续推进芯片演进，主要是通过以下两个维度的“降维打击”和技术突破：

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## 一、 “1.4纳米” 并不是物理意义上的任何几何宽度

首先，必须纠正一个流传甚广的误解：**现在的 1.4nm，并不代表芯片上任何一个结构的物理宽度是 1.4 纳米。**

在早期的半导体工艺（如 130nm 以前），工艺节点名称确实对应着晶体管的“栅极长度（Gate Length）”。但自 22nm 引入 FinFET 立体晶体管结构后，这种等比例对应就失效了。
现在的“1.4nm”或“A14（14埃米）”已经变成了一个**商用营销代号（Marketing Name）**。它真正的物理含义是：**“如果采用传统的平面二维晶体管，要达到目前同等的晶体管密度，所需要的理论尺寸。”**

实际上，在台积电的 1.4nm 工艺中：

* 晶体管的金属半节距（Metal Pitch）和最细的导线宽度通常依然在 **10nm 到 20nm** 之间。
* 在这个尺度下，导线里依然有几十个铜原子并排，它还没有真正撞上 1.6nm 的绝对物理绝路。

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## 二、 面对真正的物理瓶颈，台积电如何“偷天换日”？

虽然实际尺寸比 1.4nm 大，但 10nm 级别的铜导线电阻也已经高得无法忍受。为了解决这个问题，台积电采取了三项革命性的材料与架构创新：

### 1. 寻找铜的替代者：金属“新三样”（钌 Ru、钴 Co、钨 W）

在芯片最底层、最细、电流密度最大的几层互连（M0/M1层）中，铜已经开始退场。

* **钌（Ruthenium, Ru）** 和 **钴（Cobalt, Co）** 的电子平均自由程（Mean Free Path）远短于铜。
* 这意味着当导线宽度缩减到 10nm 以下时，钌和钴的电阻率上升速度远比铜慢。
* 在 A14 或更先进的节点中，台积电在关键高风险层改用**钌互连**或**铜-钌混合互连**，直接绕开了铜的物理极限。

### 2. 二维过渡金属硫化物（2D TMDs）

当传统的硅（Si）作为晶体管沟道薄到几个原子层时，会发生严重的漏电（量子隧穿效应）。
台积电在研发路线上引入了二硫化钼（$MoS_2$）**或**二硫化钨（$WS_2$）等二维材料。这些材料天生就只有原子级厚度（约 0.7nm），但依然能保持极佳的半导体特性，从而在晶体管沟道层面突破了硅的物理极限。

### 3. 超级电源轨（Super Power Rail, BSPDN）

传统芯片的信号线和供电线就像乱麻一样挤在晶体管的**上方**，互相抢占空间，导致导线不得不做得很细。
从 A16（1.6nm）开始并延续到 A14，台积电采用**背面供电技术**：

* 将所有的电源线直接移到芯片的**背面**。
* 正面只留给信号线。
* 这样一来，正面和背面的导线空间都变大了，不需要把铜导线逼到 1.6nm 的极限尺寸，就能实现密度翻倍。

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## 三、 结构革命：从二维到三维（GAA 到 CFET）

除了缩减尺寸，台积电通过改变晶体管的“姿势”来换取密度：

| 晶体管架构 | 结构特点 | 突破原理 |
| --- | --- | --- |
| **Nanosheet (GAA)** | 纳米片取代原有的鳍片（Fin） | 四面环绕栅极，控电能力极强，允许沟道进一步变薄而不漏电。 |
| **CFET (互补场效应晶体管)** | 将 N 型和 P 型晶体管**上下叠放** | 类似于把平房改建成双层高楼。在**物理尺寸完全不缩小**的情况下，晶体管密度直接翻倍。这也是 A14 之后进一步续命摩尔定律的核心武器。 |

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## 总结

台积电做到突破所谓的“1.4nm 极限”，本质上运用了工程师常用的三大底层逻辑：

1. **重新定义定义：** 名字叫 1.4nm，但物理尺寸绝不碰 1.4nm。
2. **空间置换：** 既然平面做不小了，就往空中叠（CFET），往背面走（背面供电）。
3. **材料垂换：** 铜不行了就换钌（Ru），硅不行了就换二维材料（$MoS_2$）。

半导体工业从来不是单纯的“把一条线越画越细”，而是一场材料学、量子力学和三维空间几何学的综合魔术。

aidj

Claude:

这是一个非常好的问题！答案的关键在于：**"1.4nm"这个数字根本不是任何真实的物理尺寸**。这是业界长期存在的一个巨大误解。让我来详细解释：

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## 🔑 核心答案：制程节点 ≠ 物理尺寸

台积电并没有真正突破铜原子的物理极限，因为"1.4nm"这个数字从来就不代表任何实际的原子级别尺寸。

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## 📜 命名规则的历史演变

**早期（1997年以前）**：命名确实有意义

在上个世纪70年代开始，人们便利用晶体管栅极的尺寸来命名制程的大小。在那个年代，栅极的尺寸与晶体管密度的数据发展进程高度吻合，呈现等比例缩放。

**1997年之后：命名与物理脱钩**

自芯片商业化量产以来的头三十余年里，芯片制程技术节点的名称与晶体管栅极的长度和半节距有关，但自1997年起，它们之间已开始没有关联。芯片制程技术节点之命名与栅极的长度、栅极间的节距及金属层间的节距并不相同，而是成了各厂家为了市场营销而推出的商业命名。

**现代标准**

现代工艺节点数字已演变为技术代际的标识，不再严格对应任何单一物理尺寸（如最小栅极宽度、沟道长度或半节距）。

简单说：**现在的"nm"是一个品牌代号，不是尺规测量值。**

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## 🏭 那台积电 A14 (1.4nm) 真正突破的是什么？

与2025年稍晚进入量产的N2制程相比，A14将在相同功耗下提升15%的速度；或在相同速度下降低30%的功率，同时逻辑密度增加超过20%。

真正的技术突破体现在以下几个维度：

| 突破方向 | 技术手段 |
|---|---|
| **晶体管结构** | 从FinFET → 环绕栅极GAA，控制漏电 |
| **3D堆叠** | 背面供电（Backside Power Rail）减少互连拥塞 |
| **光刻精度** | High NA EUV极紫外光刻机 |
| **材料工程** | 新型低阻互连金属、高介电常数材料 |
| **架构创新** | 台积电将NanoFlex标准单元架构发展为NanoFlex Pro，以实现更好的效能、能源效率和设计灵活性。 |

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## ⚛️ 那铜原子的限制怎么办？

实际上芯片内部互连线（导线）的宽度确实在逼近原子极限，这是真实存在的挑战。工业界的解决方案是：

- **换材料**：用钌（Ru）、钼（Mo）等金属替代铜，在极细线宽下电阻更低
- **3D布线**：不再只靠缩小平面尺寸，而是向上堆叠
- **背面供电**：把电源线挪到芯片背面，正面只走信号线，线宽压力大减

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## 🎯 一句话总结

> **"1.4nm"是台积电的世代代号，就像汽车的"第五代"一样，不代表任何零件真的只有1.4纳米宽。** 真实的晶体管和互连线尺寸比这个数字大得多，台积电的突破在于晶体管三维结构、材料工程和光刻技术的综合进步，而非单一物理尺寸的突破。

Engineer

大陆又来弯道超车

aidj

Engineer 发表于 26-5-2026 02:40 PM
大陆又来弯道超车

单个铜原子的共价半径大约是 0.13 nm，格点常数约 0.36 nm，而晶体中铜原子紧密堆积的有效直径确实在几埃（十分之一纳米）级别。 如果 1.4 nm 指的是「铜导线的宽度」，那么这条线只能容纳 4 到 5 个铜原子。在如此极端的尺度下，会触发可怕的物理限制：电子表面散射（Surface Scattering）和晶界散射（Grain Boundary Scattering）。这会导致铜的电阻率呈指数级飙升，导线会变成高热的“熔断丝”，这就是所谓的“铜互连物理极限”。