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IC的DECOUPLING CAPACITOR?
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发现到大多数IC的附近都有放DECOUPLING CAPACITOR ACROSS它的VCC与GND，作用是REDUCE NOISE 的，有些是放10nF,100nF....等等
请问这些VALUE(FARAD)是如何计算出来的?
谢谢!! |
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发表于 23-9-2008 11:33 PM
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原帖由 wkyong 于 23-9-2008 03:53 PM 发表 
发现到大多数IC的附近都有放DECOUPLING CAPACITOR ACROSS它的VCC与GND，作用是REDUCE NOISE 的，有些是放10nF,100nF....等等
请问这些VALUE(FARAD)是如何计算出来的?
谢谢!!
电子板上， 为了避免受到高频noise（ >100Khz） 影响， 都会接上Bypass cap， 一般就用0.1uF （100nF）， 有时还并联0.01uF（10nF） ， 他们对仰制高频比较有效， 能够把它们旁路（bypass）到地。 低频（50~100Hz）一般用10uF到1000uF
至于如何算， 这个没有去研究过， 但一般只是习惯用0.1uf～0.01uF,
但你可以算算看， Xc reactance = 1/(2 pi F C) ， F=Freq（Hz）， C=（Farad）， pi= 3.14159
按你要Bypass的频率来算, Xc 越小是好。 |
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楼主 |
发表于 24-9-2008 10:09 AM
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发表于 27-9-2008 01:51 PM
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回复 1# wkyong 的帖子
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快速计算是 c = 1/2piFR .....F 是你要cut off frequency R 就是要做ｆｉｌｔｅｒ的Ｒ．． |
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发表于 5-10-2008 05:54 PM
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回复 1# wkyong 的帖子
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这些decoupling cap都是reduce power line voltage bouncing...如何计算出c 的value.. 这点你要大概知道IC 里面的transient current response due to digital activity in the chip.... i = c dV/dT 。。。 然后大概你可以tolerence 多少的vdd change due to digital activity.... 就可以算出C 大概要多少。。。。 通常做system level ic design 时， designer 需要提供 current profile 给 package guy.... 然后package guy会用以上formula 来计算需要的decoupling cap...要不， designer 会在layout 里 将所有的空位子都填满decoupling cap... 举个例子，transient current spike during a digital transition is about 100mA.... 你的vdd 大概3V...你的vdd bouncing tolerance about 10%.... 那就是dv = 0.3V dt 大概1psec.... c = i dt/dv , c ~~ 500pF.....当然这只是一个大概计算。。。不过重点就是你的c 需要足够provide excessive charge when a digital transition is happening....这也是为什么当frequency 越高， transient current spike 越大，then 你就需要比较大的decap 去compensate 它。。。 |
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